| /* SPDX-License-Identifier: GPL-2.0+ */ |
| /* |
| * Copyright 2018 NXP |
| */ |
| |
| #ifndef __DT_BINDINGS_CLOCK_IMX8QXP_H |
| #define __DT_BINDINGS_CLOCK_IMX8QXP_H |
| |
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| |
| #define IMX8QXP_UART0_IPG_CLK 1 |
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| #define IMX8QXP_UART0_CLK 3 |
| |
| #define IMX8QXP_IPG_DMA_CLK_ROOT 4 |
| |
| /* GPU Clocks. */ |
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| #define IMX8QXP_GPU0_SHADER_DIV 7 |
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| |
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| /* LSIO SS */ |
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| |
| /* ADMA SS */ |
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| |
| /* Connectivity SS */ |
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| #define IMX8QXP_ENET1_RMII_RX_CLK 215 |
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| #define IMX8QXP_USB3_ACLK 233 |
| #define IMX8QXP_USB3_BUS_CLK 234 |
| #define IMX8QXP_USB3_LPM_CLK 235 |
| #define IMX8QXP_USB2_OH_AHB_CLK 236 |
| #define IMX8QXP_USB2_OH_IPG_S_CLK 237 |
| #define IMX8QXP_USB2_OH_IPG_S_PL301_CLK 238 |
| #define IMX8QXP_USB2_PHY_IPG_CLK 239 |
| #define IMX8QXP_EDMA_CLK 240 |
| #define IMX8QXP_EDMA_IPG_CLK 241 |
| #define IMX8QXP_MLB_HCLK 242 |
| #define IMX8QXP_MLB_CLK 243 |
| #define IMX8QXP_MLB_IPG_CLK 244 |
| |
| /* Display controller SS */ |
| /* DC part1 */ |
| #define IMX8QXP_DC_AXI_EXT_CLK 245 |
| #define IMX8QXP_DC_AXI_INT_CLK 246 |
| #define IMX8QXP_DC_CFG_CLK 247 |
| #define IMX8QXP_DC0_DISP0_CLK 248 |
| #define IMX8QXP_DC0_DISP1_CLK 249 |
| #define IMX8QXP_DC0_PRG0_RTRAM_CLK 250 |
| #define IMX8QXP_DC0_PRG0_APB_CLK 251 |
| #define IMX8QXP_DC0_PRG1_RTRAM_CLK 252 |
| #define IMX8QXP_DC0_PRG1_APB_CLK 253 |
| #define IMX8QXP_DC0_PRG2_RTRAM_CLK 254 |
| #define IMX8QXP_DC0_PRG2_APB_CLK 255 |
| #define IMX8QXP_DC0_PRG3_RTRAM_CLK 256 |
| #define IMX8QXP_DC0_PRG3_APB_CLK 257 |
| #define IMX8QXP_DC0_PRG4_RTRAM_CLK 258 |
| #define IMX8QXP_DC0_PRG4_APB_CLK 259 |
| #define IMX8QXP_DC0_PRG5_RTRAM_CLK 260 |
| #define IMX8QXP_DC0_PRG5_APB_CLK 261 |
| #define IMX8QXP_DC0_PRG6_RTRAM_CLK 262 |
| #define IMX8QXP_DC0_PRG6_APB_CLK 263 |
| #define IMX8QXP_DC0_PRG7_RTRAM_CLK 264 |
| #define IMX8QXP_DC0_PRG7_APB_CLK 265 |
| #define IMX8QXP_DC0_PRG8_RTRAM_CLK 266 |
| #define IMX8QXP_DC0_PRG8_APB_CLK 267 |
| #define IMX8QXP_DC0_DPR0_APB_CLK 268 |
| #define IMX8QXP_DC0_DPR0_B_CLK 269 |
| #define IMX8QXP_DC0_RTRAM0_CLK 270 |
| #define IMX8QXP_DC0_RTRAM1_CLK 271 |
| |
| /* MIPI-LVDS part1 */ |
| #define IMX8QXP_MIPI_IPG_CLK 272 |
| #define IMX8QXP_MIPI0_I2C0_DIV 273 |
| #define IMX8QXP_MIPI0_I2C1_DIV 274 |
| #define IMX8QXP_MIPI0_I2C0_CLK 275 |
| #define IMX8QXP_MIPI0_I2C1_CLK 276 |
| #define IMX8QXP_MIPI0_I2C0_IPG_S_CLK 277 |
| #define IMX8QXP_MIPI0_I2C0_IPG_CLK 278 |
| #define IMX8QXP_MIPI0_I2C1_IPG_S_CLK 279 |
| #define IMX8QXP_MIPI0_I2C1_IPG_CLK 280 |
| #define IMX8QXP_MIPI0_PWM_IPG_S_CLK 281 |
| #define IMX8QXP_MIPI0_PWM_IPG_CLK 282 |
| #define IMX8QXP_MIPI0_PWM_32K_CLK 283 |
| #define IMX8QXP_MIPI0_GPIO_IPG_CLK 284 |
| |
| #define IMX8QXP_IMG_JPEG_ENC_IPG_CLK 285 |
| #define IMX8QXP_IMG_JPEG_ENC_CLK 286 |
| #define IMX8QXP_IMG_JPEG_DEC_IPG_CLK 287 |
| #define IMX8QXP_IMG_JPEG_DEC_CLK 288 |
| #define IMX8QXP_IMG_PXL_LINK_DC0_CLK 289 |
| #define IMX8QXP_IMG_PXL_LINK_DC1_CLK 290 |
| #define IMX8QXP_IMG_PXL_LINK_CSI0_CLK 291 |
| #define IMX8QXP_IMG_PXL_LINK_CSI1_CLK 292 |
| #define IMX8QXP_IMG_PXL_LINK_HDMI_IN_CLK 293 |
| #define IMX8QXP_IMG_PDMA_0_CLK 294 |
| #define IMX8QXP_IMG_PDMA_1_CLK 295 |
| #define IMX8QXP_IMG_PDMA_2_CLK 296 |
| #define IMX8QXP_IMG_PDMA_3_CLK 297 |
| #define IMX8QXP_IMG_PDMA_4_CLK 298 |
| #define IMX8QXP_IMG_PDMA_5_CLK 299 |
| #define IMX8QXP_IMG_PDMA_6_CLK 300 |
| #define IMX8QXP_IMG_PDMA_7_CLK 301 |
| #define IMX8QXP_IMG_AXI_CLK 302 |
| #define IMX8QXP_IMG_IPG_CLK 303 |
| #define IMX8QXP_IMG_PXL_CLK 304 |
| |
| #define IMX8QXP_CSI0_I2C0_DIV 305 |
| #define IMX8QXP_CSI0_PWM0_DIV 306 |
| #define IMX8QXP_CSI0_CORE_DIV 307 |
| #define IMX8QXP_CSI0_ESC_DIV 308 |
| #define IMX8QXP_CSI0_IPG_CLK_S 309 |
| #define IMX8QXP_CSI0_IPG_CLK 310 |
| #define IMX8QXP_CSI0_APB_CLK 311 |
| #define IMX8QXP_CSI0_I2C0_IPG_CLK 312 |
| #define IMX8QXP_CSI0_I2C0_CLK 313 |
| #define IMX8QXP_CSI0_PWM0_IPG_CLK 314 |
| #define IMX8QXP_CSI0_PWM0_CLK 315 |
| #define IMX8QXP_CSI0_CORE_CLK 316 |
| #define IMX8QXP_CSI0_ESC_CLK 317 |
| |
| #define IMX8QXP_HSIO_AXI_CLK 318 |
| #define IMX8QXP_HSIO_PER_CLK 319 |
| #define IMX8QXP_HSIO_PCIE_MSTR_AXI_CLK 320 |
| #define IMX8QXP_HSIO_PCIE_SLV_AXI_CLK 321 |
| #define IMX8QXP_HSIO_PCIE_DBI_AXI_CLK 322 |
| #define IMX8QXP_HSIO_PCIE_X1_PER_CLK 323 |
| #define IMX8QXP_HSIO_PHY_X1_PER_CLK 324 |
| #define IMX8QXP_HSIO_MISC_PER_CLK 325 |
| #define IMX8QXP_HSIO_PHY_X1_APB_CLK 326 |
| #define IMX8QXP_HSIO_GPIO_CLK 327 |
| #define IMX8QXP_HSIO_PHY_X1_PCLK 328 |
| |
| #define IMX8QXP_A35_DIV 329 |
| |
| /* ACM */ |
| #define IMX8QXP_EXT_AUD_MCLK0 330 |
| #define IMX8QXP_EXT_AUD_MCLK1 331 |
| #define IMX8QXP_ESAI0_RX_CLK 332 |
| #define IMX8QXP_ESAI0_RX_HF_CLK 333 |
| #define IMX8QXP_ESAI0_TX_CLK 334 |
| #define IMX8QXP_ESAI0_TX_HF_CLK 335 |
| #define IMX8QXP_SPDIF0_RX 336 |
| #define IMX8QXP_SAI0_RX_BCLK 337 |
| #define IMX8QXP_SAI0_TX_BCLK 338 |
| #define IMX8QXP_SAI1_RX_BCLK 339 |
| #define IMX8QXP_SAI1_TX_BCLK 340 |
| #define IMX8QXP_SAI2_RX_BCLK 341 |
| #define IMX8QXP_SAI3_RX_BCLK 342 |
| #define IMX8QXP_SAI4_RX_BCLK 343 |
| |
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| #define IMX8QXP_ACM_AUD_CLK0_CLK 345 |
| #define IMX8QXP_ACM_AUD_CLK1_SEL 346 |
| #define IMX8QXP_ACM_AUD_CLK1_CLK 347 |
| #define IMX8QXP_ACM_MCLKOUT0_SEL 348 |
| #define IMX8QXP_ACM_MCLKOUT0_CLK 349 |
| #define IMX8QXP_ACM_MCLKOUT1_SEL 350 |
| #define IMX8QXP_ACM_MCLKOUT1_CLK 351 |
| #define IMX8QXP_ACM_ESAI0_MCLK_SEL 352 |
| #define IMX8QXP_ACM_ESAI0_MCLK_CLK 353 |
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| #define IMX8QXP_ACM_GPT0_MUX_CLK_CLK 355 |
| #define IMX8QXP_ACM_GPT1_MUX_CLK_SEL 356 |
| #define IMX8QXP_ACM_GPT1_MUX_CLK_CLK 357 |
| #define IMX8QXP_ACM_GPT2_MUX_CLK_SEL 358 |
| #define IMX8QXP_ACM_GPT2_MUX_CLK_CLK 359 |
| #define IMX8QXP_ACM_GPT3_MUX_CLK_SEL 360 |
| #define IMX8QXP_ACM_GPT3_MUX_CLK_CLK 361 |
| #define IMX8QXP_ACM_GPT4_MUX_CLK_SEL 362 |
| #define IMX8QXP_ACM_GPT4_MUX_CLK_CLK 363 |
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| #define IMX8QXP_ACM_GPT5_MUX_CLK_CLK 365 |
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| #define IMX8QXP_ACM_SAI0_MCLK_CLK 367 |
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| #define IMX8QXP_ACM_SAI1_MCLK_CLK 369 |
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| #define IMX8QXP_ACM_SAI2_MCLK_CLK 371 |
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| #define IMX8QXP_ACM_SAI3_MCLK_CLK 373 |
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| #define IMX8QXP_ACM_SPDIF0_TX_CLK_CLK 379 |
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| #define IMX8QXP_ACM_ASRC1_MUX_CLK_SEL 383 |
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| #define IMX8QXP_ACM_ASRC1_MUX_CLK_CLK 385 |
| |
| #define IMX8QXP_IPG_AUD_CLK_ROOT 386 |
| |
| /* Audio */ |
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| #define IMX8QXP_AUD_ACM_AUD_REC_CLK1_CLK 427 |
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| |
| /* DC part2 */ |
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| |
| /* MIPI-LVDS part2 */ |
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| #define IMX8QXP_MIPI0_LIS_IPG_CLK 459 |
| #define IMX8QXP_MIPI1_I2C0_DIV 460 |
| #define IMX8QXP_MIPI1_I2C1_DIV 461 |
| #define IMX8QXP_MIPI1_I2C0_CLK 462 |
| #define IMX8QXP_MIPI1_I2C1_CLK 463 |
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| #define IMX8QXP_MIPI1_DSI_RX_ESC_DIV 481 |
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| #define IMX8QXP_MIPI1_DSI_RX_ESC_CLK 483 |
| |
| #define IMX8QXP_MIPI1_LIS_IPG_CLK 484 |
| |
| /* CM40 */ |
| #define IMX8QXP_CM40_IPG_CLK 485 |
| #define IMX8QXP_CM40_I2C_DIV 486 |
| #define IMX8QXP_CM40_I2C_CLK 487 |
| #define IMX8QXP_CM40_I2C_IPG_CLK 488 |
| |
| /* VPU clocks. */ |
| #define IMX8QXP_VPU_ENC_CLK 489 |
| #define IMX8QXP_VPU_DEC_CLK 490 |
| |
| /* MIPI-LVDS part3 */ |
| #define IMX8QXP_MIPI0_DSI_PLL_CLK 491 |
| #define IMX8QXP_MIPI0_DSI_PLL_DIV2_CLK 492 |
| #define IMX8QXP_MIPI0_LVDS_PIXEL_SEL 493 |
| #define IMX8QXP_MIPI0_LVDS_PHY_SEL 494 |
| #define IMX8QXP_MIPI0_DSI_TX_ESC_SEL 495 |
| #define IMX8QXP_MIPI0_DSI_RX_ESC_SEL 496 |
| #define IMX8QXP_MIPI0_DSI_PHY_SEL 498 |
| #define IMX8QXP_MIPI0_DSI_PHY_DIV 499 |
| #define IMX8QXP_MIPI0_DSI_PHY_CLK 500 |
| #define IMX8QXP_MIPI1_DSI_PLL_CLK 501 |
| #define IMX8QXP_MIPI1_DSI_PLL_DIV2_CLK 502 |
| #define IMX8QXP_MIPI1_LVDS_PIXEL_SEL 503 |
| #define IMX8QXP_MIPI1_LVDS_PHY_SEL 504 |
| #define IMX8QXP_MIPI1_DSI_TX_ESC_SEL 505 |
| #define IMX8QXP_MIPI1_DSI_RX_ESC_SEL 506 |
| #define IMX8QXP_MIPI1_DSI_PHY_SEL 507 |
| #define IMX8QXP_MIPI1_DSI_PHY_DIV 508 |
| #define IMX8QXP_MIPI1_DSI_PHY_CLK 509 |
| |
| /* DC part3 */ |
| #define IMX8QXP_DC0_DPR1_APB_CLK 510 |
| #define IMX8QXP_DC0_DPR1_B_CLK 511 |
| |
| #define IMX8QXP_CONN_PLL0_CLK 512 |
| #define IMX8QXP_CONN_PLL1_CLK 513 |
| #define IMX8QXP_SDHC0_SEL 514 |
| #define IMX8QXP_SDHC1_SEL 515 |
| #define IMX8QXP_SDHC2_SEL 516 |
| |
| /* PARALLER CSI */ |
| #define IMX8QXP_PARALLEL_CSI_CLK_DPLL 517 |
| #define IMX8QXP_PARALLEL_CSI_CLK_SEL 518 |
| #define IMX8QXP_PARALLEL_CSI_PER_CLK_DIV 519 |
| #define IMX8QXP_PARALLEL_CSI_PIXEL_CLK 520 |
| #define IMX8QXP_PARALLEL_CSI_IPG_CLK 521 |
| #define IMX8QXP_PARALLEL_CSI_MCLK_DIV 522 |
| #define IMX8QXP_PARALLEL_CSI_MISC0_CLK 523 |
| |
| #define IMX8QXP_MIPI0_PWM_DIV 524 |
| #define IMX8QXP_MIPI1_PWM_DIV 525 |
| #define IMX8QXP_MIPI0_PWM_CLK 526 |
| #define IMX8QXP_MIPI1_PWM_CLK 527 |
| |
| #define IMX8QXP_LSIO_MU5A_IPG_S_CLK 528 |
| #define IMX8QXP_LSIO_MU5A_IPG_CLK 529 |
| |
| #define IMX8QXP_CLK_END 530 |
| #endif /* __DT_BINDINGS_CLOCK_IMX8QXP_H */ |
