diff --git a/plat/freescale/imx8mq/ddr/lpddr4_ddrc_cfg.c b/plat/freescale/imx8mq/ddr/lpddr4_ddrc_cfg.c
index a4d45bf..eb7a06c 100644
--- a/plat/freescale/imx8mq/ddr/lpddr4_ddrc_cfg.c
+++ b/plat/freescale/imx8mq/ddr/lpddr4_ddrc_cfg.c
@@ -14,133 +14,135 @@
 #include <spinlock.h>
 #include <soc.h>
 
-#define WR_POST_EXT_3200
+struct ddrc_cfg_param {
+	uint32_t offset; /*reg offset */
+	uint32_t val; /* config param */
+};
 
-static inline void umctl2_addrmap(void)
-{
+/* lpddr4 phy init config parameters */
+static struct ddrc_cfg_param umctl2_cfg[] = {
+	{ .offset = DDRC_DBG1(0)   , .val = 0x00 },
+	{ .offset = DDRC_PWRCTL(0) , .val = 0x00 },
+	{ .offset = DDRC_MSTR(0)   , .val = 0x00 },
+	{ .offset = DDRC_MSTR2(0)  , .val = 0x00 },
+	{ .offset = DDRC_DERATEEN(0), .val = 0x00 },
+	{ .offset = DDRC_DERATEINT(0), .val = 0x00},
+	{ .offset = DDRC_RFSHTMG(0), .val = 0x00 },
+	{ .offset = DDRC_INIT0(0)  , .val = 0x00 },
+	{ .offset = DDRC_INIT1(0)  , .val = 0x00 },
+	{ .offset = DDRC_INIT3(0)  , .val = 0x00 },
+	{ .offset = DDRC_INIT4(0)  , .val = 0x00 },
+	{ .offset = DDRC_INIT6(0)  , .val = 0x00 },
+	{ .offset = DDRC_INIT7(0)  , .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG0(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG1(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG3(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG4(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG5(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG6(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG7(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG12(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG13(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG14(0), .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG17(0), .val = 0x00 },
+
+	{ .offset = DDRC_ZQCTL0(0), .val = 0x00 },
+	{ .offset = DDRC_ZQCTL1(0), .val = 0x00 },
+	{ .offset = DDRC_ZQCTL2(0), .val = 0x00 },
+
+	{ .offset = DDRC_DFITMG0(0), .val = 0x00 },
+	{ .offset = DDRC_DFITMG1(0), .val = 0x00 },
+	{ .offset = DDRC_DFIUPD0(0), .val = 0x00 },
+	{ .offset = DDRC_DFIUPD1(0), .val = 0x00 },
+	{ .offset = DDRC_DFIUPD2(0), .val = 0x00 },
+	{ .offset = DDRC_DFIMISC(0), .val = 0x00 },
+	{ .offset = DDRC_DFITMG2(0), .val = 0x00 },
+
+	{ .offset = DDRC_DBICTL(0), .val = 0x00 },
+	{ .offset = DDRC_DFIPHYMSTR(0), .val = 0x00 },
+
+	{ .offset = DDRC_RANKCTL(0),  .val = 0x00 },
+	{ .offset = DDRC_DRAMTMG2(0), .val = 0x00 },
+
 	/* Address mapping */
-	/* need be refined for DDR vender */
-	/* Address map is from MSB 29: r15, r14, cs, r13-r0, b2-b0, c9-c0 */
-	mmio_write_32(DDRC_ADDRMAP0(0), 0x00000015);
-	mmio_write_32(DDRC_ADDRMAP3(0), 0x00000000);
-	mmio_write_32(DDRC_ADDRMAP4(0), 0x00001F1F);
-	/* bank interleave */
-	mmio_write_32(DDRC_ADDRMAP1(0), 0x00080808);
-	mmio_write_32(DDRC_ADDRMAP5(0), 0x07070707);
-	mmio_write_32(DDRC_ADDRMAP6(0), 0x08080707);
-}
+	{ .offset = DDRC_ADDRMAP0(0), .val = 0x00 },
+	{ .offset = DDRC_ADDRMAP1(0), .val = 0x00 },
+	{ .offset = DDRC_ADDRMAP2(0), .val = 0x00 },
+	{ .offset = DDRC_ADDRMAP3(0), .val = 0x00 },
+	{ .offset = DDRC_ADDRMAP4(0), .val = 0x00 },
+	{ .offset = DDRC_ADDRMAP5(0), .val = 0x00 },
+	{ .offset = DDRC_ADDRMAP6(0), .val = 0x00 },
 
-static inline void umctl2_perf(void)
-{
-	mmio_write_32(DDRC_ODTCFG(0), 0x0b060908);
-	mmio_write_32(DDRC_ODTMAP(0), 0x00000000);
-	mmio_write_32(DDRC_SCHED(0), 0x29511505);
-	mmio_write_32(DDRC_SCHED1(0), 0x0000002c);
-	mmio_write_32(DDRC_PERFHPR1(0), 0x5900575b);
-	mmio_write_32(DDRC_PERFLPR1(0), 0x00000009);
-	mmio_write_32(DDRC_PERFWR1(0), 0x02005574);
-	mmio_write_32(DDRC_DBG0(0), 0x00000016);
-	mmio_write_32(DDRC_DBG1(0), 0x00000000);
-	mmio_write_32(DDRC_DBGCMD(0), 0x00000000);
-	mmio_write_32(DDRC_SWCTL(0), 0x00000001);
-	mmio_write_32(DDRC_POISONCFG(0), 0x00000011);
-	mmio_write_32(DDRC_PCCFG(0), 0x00000111);
-	mmio_write_32(DDRC_PCFGR_0(0), 0x000010f3);
-	mmio_write_32(DDRC_PCFGW_0(0), 0x000072ff);
-	mmio_write_32(DDRC_PCTRL_0(0), 0x00000001);
-	mmio_write_32(DDRC_PCFGQOS0_0(0), 0x01110d00);
-	mmio_write_32(DDRC_PCFGQOS1_0(0), 0x00620790);
-	mmio_write_32(DDRC_PCFGWQOS0_0(0), 0x00100001);
-	mmio_write_32(DDRC_PCFGWQOS1_0(0), 0x0000041f);
-	mmio_write_32(DDRC_FREQ1_DERATEEN(0), 0x00000202);
-	mmio_write_32(DDRC_FREQ1_DERATEINT(0), 0xec78f4b5);
-	mmio_write_32(DDRC_FREQ1_RFSHCTL0(0), 0x00618040);
-	mmio_write_32(DDRC_FREQ1_RFSHTMG(0), 0x00610090);
-}
+	/* performance tunning */
+	{ .offset = DDRC_ODTCFG(0), .val = 0x00 },
+	{ .offset = DDRC_ODTMAP(0), .val = 0x00 },
+	{ .offset = DDRC_SCHED(0),  .val = 0x00 },
+	{ .offset = DDRC_SCHED1(0), .val = 0x00 },
+	{ .offset = DDRC_PERFHPR1(0), .val = 0x00 },
+	{ .offset = DDRC_PERFLPR1(0), .val = 0x00 },
+	{ .offset = DDRC_PERFWR1(0),  .val = 0x00 },
+	{ .offset = DDRC_DBG0(0),   .val = 0x00 },
+	{ .offset = DDRC_DBG1(0),   .val = 0x00 },
+	{ .offset = DDRC_DBGCMD(0), .val = 0x00 },
+	{ .offset = DDRC_SWCTL(0),  .val = 0x00 },
+	{ .offset = DDRC_POISONCFG(0), .val = 0x00 },
+	{ .offset = DDRC_PCCFG(0), .val = 0x00 },
+	{ .offset = DDRC_PCFGR_0(0), .val = 0x00 },
+	{ .offset = DDRC_PCFGW_0(0), .val = 0x00 },
+	{ .offset = DDRC_PCTRL_0(0), .val = 0x00 },
+	{ .offset = DDRC_PCFGQOS0_0(0),  .val = 0x00 },
+	{ .offset = DDRC_PCFGQOS1_0(0),  .val = 0x00 },
+	{ .offset = DDRC_PCFGWQOS0_0(0), .val = 0x00 },
+	{ .offset = DDRC_PCFGWQOS1_0(0), .val = 0x00 },
 
-static inline void umctl2_freq1(void)
+	/* frequency point 1 */
+	{ .offset = DDRC_FREQ1_DERATEEN(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DERATEINT(0), .val = 0x00 },
+	{ .offset = DDRC_FREQ1_RFSHCTL0(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_RFSHTMG(0), .val = 0x00 },
+	{ .offset = DDRC_FREQ1_INIT3(0),   .val = 0x00 },
+	{ .offset = DDRC_FREQ1_INIT4(0),   .val = 0x00 },
+	{ .offset = DDRC_FREQ1_INIT6(0),   .val = 0x00 },
+	{ .offset = DDRC_FREQ1_INIT7(0),   .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG0(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG1(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG2(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG3(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG4(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG5(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG6(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG7(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG12(0), .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG13(0), .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG14(0), .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DRAMTMG17(0), .val = 0x00 },
+	{ .offset = DDRC_FREQ1_ZQCTL0(0),  .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DFITMG0(0), .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DFITMG1(0), .val = 0x00 },
+	{ .offset = DDRC_FREQ1_DFITMG2(0), .val = 0x00 }	
+};
+	
+void lpddr4_save_umctl2(void)
 {
-	mmio_write_32(DDRC_FREQ1_DERATEEN(0), 0x0000000);
-	mmio_write_32(DDRC_FREQ1_DERATEINT(0), 0x0800000);
-	mmio_write_32(DDRC_FREQ1_RFSHCTL0(0), 0x0210000);
-	mmio_write_32(DDRC_FREQ1_RFSHTMG(0), 0x014001E);
-	mmio_write_32(DDRC_FREQ1_INIT3(0), 0x0140009);
-	mmio_write_32(DDRC_FREQ1_INIT4(0), 0x00310008);
-	mmio_write_32(DDRC_FREQ1_INIT6(0), 0x0066004a);
-	mmio_write_32(DDRC_FREQ1_INIT7(0), 0x0006004a);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG0(0), 0xB070A07);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG1(0), 0x003040A);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG2(0), 0x305080C);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG3(0), 0x0505000);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG4(0), 0x3040203);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG5(0), 0x2030303);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG6(0), 0x2020004);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG7(0), 0x0000302);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG12(0), 0x0020310);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG13(0), 0xA100002);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG14(0), 0x0000020);
-	mmio_write_32(DDRC_FREQ1_DRAMTMG17(0), 0x0220011);
-	mmio_write_32(DDRC_FREQ1_ZQCTL0(0), 0x0A70005);
-	mmio_write_32(DDRC_FREQ1_DFITMG0(0), 0x3858202);
-	mmio_write_32(DDRC_FREQ1_DFITMG1(0), 0x0000404);
-	mmio_write_32(DDRC_FREQ1_DFITMG2(0), 0x0000502);
+	int index, offset, size;
+
+	size = sizeof(umctl2_cfg) / 8;
+
+	for (index = 0; index < size; index++) {
+		offset = umctl2_cfg[index].offset;
+		umctl2_cfg[index].val = mmio_read_32(offset);
+	}
 }
 
 void lpddr4_cfg_umctl2(void)
 {
-	/* Start to config, default 3200mbps */
-	mmio_write_32(DDRC_DBG1(0), 0x00000001);
-	mmio_write_32(DDRC_PWRCTL(0), 0x00000001);
-	mmio_write_32(DDRC_MSTR(0), 0xa3080020);
-	mmio_write_32(DDRC_MSTR2(0), 0x00000000);
-	mmio_write_32(DDRC_RFSHTMG(0), 0x006100E0);
-	mmio_write_32(DDRC_INIT0(0), 0xC003061B);
-	mmio_write_32(DDRC_INIT1(0), 0x009D0000);
-	mmio_write_32(DDRC_INIT3(0), 0x00D4002D);
-#ifdef WR_POST_EXT_3200  /* recommened to define */
-	mmio_write_32(DDRC_INIT4(0), 0x00330008);
-#else
-	mmio_write_32(DDRC_INIT4(0), 0x00310008);
-#endif
-	mmio_write_32(DDRC_INIT6(0), 0x0066004a);
-	mmio_write_32(DDRC_INIT7(0), 0x0006004a);
+	int index, offset, size, val;
 
-	mmio_write_32(DDRC_DRAMTMG0(0), 0x1A201B22);
-	mmio_write_32(DDRC_DRAMTMG1(0), 0x00060633);
-	mmio_write_32(DDRC_DRAMTMG3(0), 0x00C0C000);
-	mmio_write_32(DDRC_DRAMTMG4(0), 0x0F04080F);
-	mmio_write_32(DDRC_DRAMTMG5(0), 0x02040C0C);
-	mmio_write_32(DDRC_DRAMTMG6(0), 0x01010007);
-	mmio_write_32(DDRC_DRAMTMG7(0), 0x00000401);
-	mmio_write_32(DDRC_DRAMTMG12(0), 0x00020600);
-	mmio_write_32(DDRC_DRAMTMG13(0), 0x0C100002);
-	mmio_write_32(DDRC_DRAMTMG14(0), 0x000000E6);
-	mmio_write_32(DDRC_DRAMTMG17(0), 0x00A00050);
+	size = sizeof(umctl2_cfg) / 8;
 
-	mmio_write_32(DDRC_ZQCTL0(0), 0x03200018);
-	mmio_write_32(DDRC_ZQCTL1(0), 0x028061A8);
-	mmio_write_32(DDRC_ZQCTL2(0), 0x00000000);
-
-	mmio_write_32(DDRC_DFITMG0(0), 0x0497820A);
-	mmio_write_32(DDRC_DFITMG1(0), 0x00080303);
-	mmio_write_32(DDRC_DFIUPD0(0), 0xE0400018);
-	mmio_write_32(DDRC_DFIUPD1(0), 0x00DF00E4);
-	mmio_write_32(DDRC_DFIUPD2(0), 0x80000000);
-	mmio_write_32(DDRC_DFIMISC(0), 0x00000011);
-	mmio_write_32(DDRC_DFITMG2(0), 0x0000170A);
-
-	mmio_write_32(DDRC_DBICTL(0), 0x00000001);
-	mmio_write_32(DDRC_DFIPHYMSTR(0), 0x00000001);
-
-	mmio_write_32(DDRC_RANKCTL(0), 0x00000c99);
-	mmio_write_32(DDRC_DRAMTMG2(0), 0x070E171a);
-
-	/* address mapping */
-	umctl2_addrmap();
-
-	/* performance setting */
-	umctl2_perf();
-
-	/* freq set point 1 setting */
-	umctl2_freq1();
+	for (index = 0; index < size; index++) {
+		offset = umctl2_cfg[index].offset;
+		val = umctl2_cfg[index].val;
+		mmio_write_32(offset,val);
+	}
 }
diff --git a/plat/freescale/imx8mq/ddr/lpddr4_dvfs.c b/plat/freescale/imx8mq/ddr/lpddr4_dvfs.c
index 4cb525b..5346642 100644
--- a/plat/freescale/imx8mq/ddr/lpddr4_dvfs.c
+++ b/plat/freescale/imx8mq/ddr/lpddr4_dvfs.c
@@ -16,6 +16,7 @@
 
 #include "lpddr4_dvfs.h"
 
+#define HW_DRAM_PLL_CFG2_ADDR     (0x30360000 + 0x68)
 #define DDRC_LPDDR4	(1 << 5)
 #define DDR_TYPE_MASK	0x3f
 
@@ -27,6 +28,12 @@
 static volatile bool wait_ddrc_hwffc_done = true;
 
 static unsigned int init_fsp = 0x1;
+unsigned int default_ddr_pllcfg = 0;
+
+static inline int get_init_fsp(void)
+{
+	return (mmio_read_32(DDRC_DFIMISC(0))>>8)&0xf;
+}
 
 static inline int get_ddr_type(void)
 {
@@ -35,6 +42,15 @@
 
 void lpddr4_switch_to_3200(void)
 {
+	init_fsp = get_init_fsp();
+	if(init_fsp == 0)
+	{
+		default_ddr_pllcfg = mmio_read_32(HW_DRAM_PLL_CFG2_ADDR);
+		return;
+	}
+	
+	default_ddr_pllcfg = 0;
+	
 	if (get_ddr_type() == DDRC_LPDDR4)
 		lpddr4_dvfs_swffc(init_fsp, 0x0);
 }
@@ -98,6 +114,7 @@
 		init_fsp = (~init_fsp) & 0x1;
 #else
 		lpddr4_dvfs_swffc(init_fsp, target_freq);
+		init_fsp = (~init_fsp) & 0x1;
 #endif
 		wait_ddrc_hwffc_done = false;
 		wfe_done = 0;
diff --git a/plat/freescale/imx8mq/ddr/lpddr4_phy_cfg.c b/plat/freescale/imx8mq/ddr/lpddr4_phy_cfg.c
index d6c57e0..ddba7f2 100644
--- a/plat/freescale/imx8mq/ddr/lpddr4_phy_cfg.c
+++ b/plat/freescale/imx8mq/ddr/lpddr4_phy_cfg.c
@@ -20,7 +20,7 @@
 };
 
 /* lpddr4 phy init config parameters */
-static const struct ddrphy_cfg_param phy_init_cfg[] = {
+static struct ddrphy_cfg_param phy_cfg[] = {
 	{ .offset = 0x20110, .val = 0x02 }, /* MapCAB0toDFI */
 	{ .offset = 0x20111, .val = 0x03 }, /* MapCAB1toDFI */
 	{ .offset = 0x20112, .val = 0x04 }, /* MapCAB2toDFI */
@@ -69,6 +69,7 @@
 	{ .offset = 0x200c5, .val = 0x19 }, // DWC_DDRPHYA_MASTER0_PllCtrl2_p0
 	{ .offset = 0x1200c5, .val = 0x7 }, // DWC_DDRPHYA_MASTER0_PllCtrl2_p1
 	{ .offset = 0x2200c5, .val = 0x7 }, // DWC_DDRPHYA_MASTER0_PllCtrl2_p2
+	{ .offset = 0x200cb, .val = 0x0 }, // DWC_DDRPHYA_MASTER0_PllCtrl3
 	{ .offset = 0x2002e, .val = 0x2 }, // DWC_DDRPHYA_MASTER0_ARdPtrInitVal_p0
 	{ .offset = 0x12002e, .val = 0x1 }, // DWC_DDRPHYA_MASTER0_ARdPtrInitVal_p1
 	{ .offset = 0x22002e, .val = 0x2 }, // DWC_DDRPHYA_MASTER0_ARdPtrInitVal_p2
@@ -202,729 +203,738 @@
 	{ .offset = 0x2002d, .val = 0x0 }, // DWC_DDRPHYA_MASTER0_DMIPinPresent_p0
 	{ .offset = 0x12002d, .val = 0x0 }, // DWC_DDRPHYA_MASTER0_DMIPinPresent_p1
 	{ .offset = 0x22002d, .val = 0x0 }, // DWC_DDRPHYA_MASTER0_DMIPinPresent_p2
-};
 
-/* lpddr4 phy trained CSR registers */
-static struct ddrphy_cfg_param phy_trained_csr[] = {
-        { .offset = 0x200b2,  .val = 0 },
-        { .offset = 0x1200b2,  .val = 0 },
-        { .offset = 0x2200b2,  .val = 0 },
-        { .offset = 0x200cb,  .val = 0 },
-        { .offset = 0x10043,  .val = 0 },
-        { .offset = 0x110043,  .val = 0 },
-        { .offset = 0x210043,  .val = 0 },
-        { .offset = 0x10143,  .val = 0 },
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+	{ .offset = 0x130a4,  .val = 0 },
+	{ .offset = 0x130a5,  .val = 0 },
+	{ .offset = 0x130a6,  .val = 0 },
+	{ .offset = 0x130a7,  .val = 0 },
+	{ .offset = 0x2007c,  .val = 0 },
+	{ .offset = 0x12007c,  .val = 0 },
+	{ .offset = 0x22007c,  .val = 0 },
+	{ .offset = 0x2007d,  .val = 0 },
+	{ .offset = 0x12007d,  .val = 0 },
+	{ .offset = 0x22007d,  .val = 0 },
+	{ .offset = 0x400fd,  .val = 0 },
+	{ .offset = 0x400c0,  .val = 0 },
+	{ .offset = 0x90201,  .val = 0 },
+	{ .offset = 0x190201,  .val = 0 },
+	{ .offset = 0x290201,  .val = 0 },
+	{ .offset = 0x90202,  .val = 0 },
+	{ .offset = 0x190202,  .val = 0 },
+	{ .offset = 0x290202,  .val = 0 },
+	{ .offset = 0x90203,  .val = 0 },
+	{ .offset = 0x190203,  .val = 0 },
+	{ .offset = 0x290203,  .val = 0 },
+	{ .offset = 0x90204,  .val = 0 },
+	{ .offset = 0x190204,  .val = 0 },
+	{ .offset = 0x290204,  .val = 0 },
+	{ .offset = 0x90205,  .val = 0 },
+	{ .offset = 0x190205,  .val = 0 },
+	{ .offset = 0x290205,  .val = 0 },
+	{ .offset = 0x90206,  .val = 0 },
+	{ .offset = 0x190206,  .val = 0 },
+	{ .offset = 0x290206,  .val = 0 },
+	{ .offset = 0x90207,  .val = 0 },
+	{ .offset = 0x190207,  .val = 0 },
+	{ .offset = 0x290207,  .val = 0 },
+	{ .offset = 0x90208,  .val = 0 },
+	{ .offset = 0x190208,  .val = 0 },
+	{ .offset = 0x290208,  .val = 0 },
+	{ .offset = 0x10062,  .val = 0 },
+	{ .offset = 0x10162,  .val = 0 },
+	{ .offset = 0x10262,  .val = 0 },
+	{ .offset = 0x10362,  .val = 0 },
+	{ .offset = 0x10462,  .val = 0 },
+	{ .offset = 0x10562,  .val = 0 },
+	{ .offset = 0x10662,  .val = 0 },
+	{ .offset = 0x10762,  .val = 0 },
+	{ .offset = 0x10862,  .val = 0 },
+	{ .offset = 0x11062,  .val = 0 },
+	{ .offset = 0x11162,  .val = 0 },
+	{ .offset = 0x11262,  .val = 0 },
+	{ .offset = 0x11362,  .val = 0 },
+	{ .offset = 0x11462,  .val = 0 },
+	{ .offset = 0x11562,  .val = 0 },
+	{ .offset = 0x11662,  .val = 0 },
+	{ .offset = 0x11762,  .val = 0 },
+	{ .offset = 0x11862,  .val = 0 },
+	{ .offset = 0x12062,  .val = 0 },
+	{ .offset = 0x12162,  .val = 0 },
+	{ .offset = 0x12262,  .val = 0 },
+	{ .offset = 0x12362,  .val = 0 },
+	{ .offset = 0x12462,  .val = 0 },
+	{ .offset = 0x12562,  .val = 0 },
+	{ .offset = 0x12662,  .val = 0 },
+	{ .offset = 0x12762,  .val = 0 },
+	{ .offset = 0x12862,  .val = 0 },
+	{ .offset = 0x13062,  .val = 0 },
+	{ .offset = 0x13162,  .val = 0 },
+	{ .offset = 0x13262,  .val = 0 },
+	{ .offset = 0x13362,  .val = 0 },
+	{ .offset = 0x13462,  .val = 0 },
+	{ .offset = 0x13562,  .val = 0 },
+	{ .offset = 0x13662,  .val = 0 },
+	{ .offset = 0x13762,  .val = 0 },
+	{ .offset = 0x13862,  .val = 0 },
+	{ .offset = 0x20077,  .val = 0 },
+	{ .offset = 0x10001,  .val = 0 },
+	{ .offset = 0x11001,  .val = 0 },
+	{ .offset = 0x12001,  .val = 0 },
+	{ .offset = 0x13001,  .val = 0 },
+	{ .offset = 0x10040,  .val = 0 },
+	{ .offset = 0x10140,  .val = 0 },
+	{ .offset = 0x10240,  .val = 0 },
+	{ .offset = 0x10340,  .val = 0 },
+	{ .offset = 0x10440,  .val = 0 },
+	{ .offset = 0x10540,  .val = 0 },
+	{ .offset = 0x10640,  .val = 0 },
+	{ .offset = 0x10740,  .val = 0 },
+	{ .offset = 0x10840,  .val = 0 },
+	{ .offset = 0x10030,  .val = 0 },
+	{ .offset = 0x10130,  .val = 0 },
+	{ .offset = 0x10230,  .val = 0 },
+	{ .offset = 0x10330,  .val = 0 },
+	{ .offset = 0x10430,  .val = 0 },
+	{ .offset = 0x10530,  .val = 0 },
+	{ .offset = 0x10630,  .val = 0 },
+	{ .offset = 0x10730,  .val = 0 },
+	{ .offset = 0x10830,  .val = 0 },
+	{ .offset = 0x11040,  .val = 0 },
+	{ .offset = 0x11140,  .val = 0 },
+	{ .offset = 0x11240,  .val = 0 },
+	{ .offset = 0x11340,  .val = 0 },
+	{ .offset = 0x11440,  .val = 0 },
+	{ .offset = 0x11540,  .val = 0 },
+	{ .offset = 0x11640,  .val = 0 },
+	{ .offset = 0x11740,  .val = 0 },
+	{ .offset = 0x11840,  .val = 0 },
+	{ .offset = 0x11030,  .val = 0 },
+	{ .offset = 0x11130,  .val = 0 },
+	{ .offset = 0x11230,  .val = 0 },
+	{ .offset = 0x11330,  .val = 0 },
+	{ .offset = 0x11430,  .val = 0 },
+	{ .offset = 0x11530,  .val = 0 },
+	{ .offset = 0x11630,  .val = 0 },
+	{ .offset = 0x11730,  .val = 0 },
+	{ .offset = 0x11830,  .val = 0 },
+	{ .offset = 0x12040,  .val = 0 },
+	{ .offset = 0x12140,  .val = 0 },
+	{ .offset = 0x12240,  .val = 0 },
+	{ .offset = 0x12340,  .val = 0 },
+	{ .offset = 0x12440,  .val = 0 },
+	{ .offset = 0x12540,  .val = 0 },
+	{ .offset = 0x12640,  .val = 0 },
+	{ .offset = 0x12740,  .val = 0 },
+	{ .offset = 0x12840,  .val = 0 },
+	{ .offset = 0x12030,  .val = 0 },
+	{ .offset = 0x12130,  .val = 0 },
+	{ .offset = 0x12230,  .val = 0 },
+	{ .offset = 0x12330,  .val = 0 },
+	{ .offset = 0x12430,  .val = 0 },
+	{ .offset = 0x12530,  .val = 0 },
+	{ .offset = 0x12630,  .val = 0 },
+	{ .offset = 0x12730,  .val = 0 },
+	{ .offset = 0x12830,  .val = 0 },
+	{ .offset = 0x13040,  .val = 0 },
+	{ .offset = 0x13140,  .val = 0 },
+	{ .offset = 0x13240,  .val = 0 },
+	{ .offset = 0x13340,  .val = 0 },
+	{ .offset = 0x13440,  .val = 0 },
+	{ .offset = 0x13540,  .val = 0 },
+	{ .offset = 0x13640,  .val = 0 },
+	{ .offset = 0x13740,  .val = 0 },
+	{ .offset = 0x13840,  .val = 0 },
+	{ .offset = 0x13030,  .val = 0 },
+	{ .offset = 0x13130,  .val = 0 },
+	{ .offset = 0x13230,  .val = 0 },
+	{ .offset = 0x13330,  .val = 0 },
+	{ .offset = 0x13430,  .val = 0 },
+	{ .offset = 0x13530,  .val = 0 },
+	{ .offset = 0x13630,  .val = 0 },
+	{ .offset = 0x13730,  .val = 0 },
+	{ .offset = 0x13830,  .val = 0 },
 };
 
 /* lpddr4 phy PIE image */
@@ -1526,29 +1536,16 @@
 	{ .offset = 0xd0000, .val = 0x1 }, // DWC_DDRPHYA_APBONLY0_MicroContMuxSel
 };
 
-static void lpddr4_phy_init_cfg(void)
-{
-	int index, offset, val, size;
-
-	size = sizeof(phy_init_cfg) / 8;
-
-	for (index = 0; index < size; index++) {
-		val = phy_init_cfg[index].val;
-		offset = phy_init_cfg[index].offset;
-		dwc_ddrphy_apb_wr(offset, val);
-	}
-}
-
-static void lpddr4_phy_restore_trained_csr(void)
+static void lpddr4_phy_restore_phy(void)
 {
 	int index, offset, val, size;
 
 	dwc_ddrphy_apb_wr(0xd0000,0x0);
-	size = sizeof(phy_trained_csr) / 8;
+	size = sizeof(phy_cfg) / 8;
 
 	for(index = 0; index < size; index++) {
-		val = phy_trained_csr[index].val;
-		offset = phy_trained_csr[index].offset;
+		val = phy_cfg[index].val;
+		offset = phy_cfg[index].offset;
 
 		dwc_ddrphy_apb_wr(offset, val);
 	}
@@ -1569,19 +1566,19 @@
 	}
 }
 
-void lpddr4_phy_save_trained_csr(void)
+void lpddr4_phy_save_phy(void)
 {
 	int index, offset, size;
 
-	size = sizeof(phy_trained_csr) / 8;
+	size = sizeof(phy_cfg) / 8;
 
 	dwc_ddrphy_apb_wr(0xd0000, 0x0);
 	dwc_ddrphy_apb_wr(0xc0080, 0x3);
 
 
 	for (index = 0; index < size; index++) {
-		offset = phy_trained_csr[index].offset;
-		phy_trained_csr[index].val = dwc_ddrphy_apb_rd(offset);
+		offset = phy_cfg[index].offset;
+		phy_cfg[index].val = dwc_ddrphy_apb_rd(offset);
 	}
 
 	dwc_ddrphy_apb_wr(0xc0080, 0x0);
@@ -1590,11 +1587,8 @@
 
 void lpddr4_phy_cfg(void)
 {
-	/* load the init config */
-	lpddr4_phy_init_cfg();
-
 	/* restore the trained csr */
-	lpddr4_phy_restore_trained_csr();
+	lpddr4_phy_restore_phy();
 
 	/* load the phy PIE image */
 	lpddr4_phy_load_pie();
diff --git a/plat/freescale/imx8mq/ddr/lpddr4_retention.c b/plat/freescale/imx8mq/ddr/lpddr4_retention.c
index 7b534d9..bce5000 100644
--- a/plat/freescale/imx8mq/ddr/lpddr4_retention.c
+++ b/plat/freescale/imx8mq/ddr/lpddr4_retention.c
@@ -27,13 +27,17 @@
 
 static bool trained_csr_saved = false;
 
+void lpddr4_save_umctl2(void);
+void lpddr4_phy_save_phy(void);
+
 void ddrc_enter_retention(void)
 {
 	unsigned int tmp, tmp_t, i;
 
 	/* only need be save once */
 	if (!trained_csr_saved) {
-		lpddr4_phy_save_trained_csr();
+		lpddr4_save_umctl2();
+		lpddr4_phy_save_phy();
 		trained_csr_saved = true;
 	}
 
diff --git a/plat/freescale/imx8mq/ddr/lpddr4_swffc.c b/plat/freescale/imx8mq/ddr/lpddr4_swffc.c
index 6db6f4d..434e8fd 100644
--- a/plat/freescale/imx8mq/ddr/lpddr4_swffc.c
+++ b/plat/freescale/imx8mq/ddr/lpddr4_swffc.c
@@ -11,22 +11,14 @@
 
 #include "lpddr4_dvfs.h"
 
-#define P0_INIT3 0x00D4002D
-#define P0_INIT4 0x00310008
-#define P0_INIT6 0x0066004a
-#define P0_INIT7 0x0006004a
-
-#define P1_INIT3 0x0140009
-#define P1_INIT4 0x00310008
-#define P1_INIT6 0x0066004a
-#define P1_INIT7 0x0006004a
-
 #define HW_DRAM_PLL_CFG0_ADDR     (0x30360000 + 0x60)
 #define HW_DRAM_PLL_CFG1_ADDR     (0x30360000 + 0x64)
 #define HW_DRAM_PLL_CFG2_ADDR     (0x30360000 + 0x68)
 
 #define DFILP_SPT
 
+extern unsigned int default_ddr_pllcfg;
+
 void sscgpll_bypass_enable(unsigned int reg_addr)
 {
 	unsigned int read_data;
@@ -67,16 +59,18 @@
 		case 667:
 			mmio_write_32(HW_DRAM_PLL_CFG2_ADDR, 0x00ece480);
 			break;
-	        case 400:
-	                mmio_write_32(HW_DRAM_PLL_CFG2_ADDR, 0x00ec6984);
+	    case 400:
+	        mmio_write_32(HW_DRAM_PLL_CFG2_ADDR, 0x00ec6984);
 			break;
-	        case 167:
+	    case 167:
 			mmio_write_32(HW_DRAM_PLL_CFG2_ADDR, 0x00f5a406);
 			break;
-	        case 100:
-	                mmio_write_32(HW_DRAM_PLL_CFG2_ADDR, 0x015dea96);
+	    case 100:
+	        mmio_write_32(HW_DRAM_PLL_CFG2_ADDR, 0x015dea96);
 			break;
-
+		case 0:
+	        mmio_write_32(HW_DRAM_PLL_CFG2_ADDR, default_ddr_pllcfg);
+			break;			
 		default:
 			printf("Input freq=%d error.\n",freq);
 	}
@@ -118,24 +112,24 @@
 
 	/* setting for 3200 mts */
 	if(target_freq==0) {
-		mr   = P0_INIT3 >> 16;
-		emr  = P0_INIT3 & 0xFFFF;
-		emr2 = P0_INIT4 >> 16;
-		emr3 = P0_INIT4 & 0xFFFF;
-		mr11 = P0_INIT6 >> 16;
-		mr12 = P0_INIT6 & 0xFFFF;
-		mr22 = P0_INIT7 >> 16;
-		mr14 = P0_INIT7 & 0xFFFF;
+		mr   = mmio_read_32(DDRC_INIT3(0)) >> 16;
+		emr  = mmio_read_32(DDRC_INIT3(0)) & 0xFFFF;
+		emr2 = mmio_read_32(DDRC_INIT4(0)) >> 16;
+		emr3 = mmio_read_32(DDRC_INIT4(0)) & 0xFFFF;
+		mr11 = mmio_read_32(DDRC_INIT6(0)) >> 16;
+		mr12 = mmio_read_32(DDRC_INIT6(0)) & 0xFFFF;
+		mr22 = mmio_read_32(DDRC_INIT7(0)) >> 16;
+		mr14 = mmio_read_32(DDRC_INIT7(0)) & 0xFFFF;
 	} else {
 	/* setting for 667 mts */
-		mr   = P1_INIT3 >> 16;
-		emr  = P1_INIT3 & 0xFFFF;
-		emr2 = P1_INIT4 >> 16;
-		emr3 = P1_INIT4 & 0xFFFF;
-		mr11 = P1_INIT6 >> 16;
-		mr12 = P1_INIT6 & 0xFFFF;
-		mr22 = P1_INIT7 >> 16;
-		mr14 = P1_INIT7 & 0xFFFF;
+		mr   = mmio_read_32(DDRC_FREQ1_INIT3(0)) >> 16;
+		emr  = mmio_read_32(DDRC_FREQ1_INIT3(0)) & 0xFFFF;
+		emr2 = mmio_read_32(DDRC_FREQ1_INIT4(0)) >> 16;
+		emr3 = mmio_read_32(DDRC_FREQ1_INIT4(0)) & 0xFFFF;
+		mr11 = mmio_read_32(DDRC_FREQ1_INIT6(0)) >> 16;
+		mr12 = mmio_read_32(DDRC_FREQ1_INIT6(0)) & 0xFFFF;
+		mr22 = mmio_read_32(DDRC_FREQ1_INIT7(0)) >> 16;
+		mr14 = mmio_read_32(DDRC_FREQ1_INIT7(0)) & 0xFFFF;
 	}
 
 	tmp = (init_fsp== 1) ? 0x2 <<6 : 0x1 <<6;
@@ -203,10 +197,10 @@
 	mmio_write_32(DDRC_FREQ1_DERATEEN(0), tmp); /* ddrc_derate_enable, bit 0 */
 	tmp= mmio_read_32(DDRC_ZQCTL0(0));
 	tmp |= 0x80000000;
-	mmio_write_32(DDRC_ZQCTL0(0), tmp); /* ddrc_derate_enable, bit 0 */
+	mmio_write_32(DDRC_ZQCTL0(0), tmp); 
 	tmp= mmio_read_32(DDRC_FREQ1_ZQCTL0(0));
 	tmp |= 0x80000000;
-	mmio_write_32(DDRC_FREQ1_ZQCTL0(0), tmp); /* ddrc_derate_enable, bit 0 */
+	mmio_write_32(DDRC_FREQ1_ZQCTL0(0), tmp); 
 
 	/* 12. set PWRCTL.selfref_en=0 */
 	tmp= mmio_read_32(DDRC_PWRCTL(0));
@@ -275,7 +269,7 @@
 	/* Q4: only for legacy PHY, so here can skipped */
 	tmp= mmio_read_32(DDRC_DFIMISC(0));
 	tmp &= 0xFF; 
-	tmp |= (target_freq << 8);  /* should be 0 */
+	tmp |= (target_freq << 8);  
 	mmio_write_32(DDRC_DFIMISC(0),tmp);
 	tmp |= 0x20;
 	mmio_write_32(DDRC_DFIMISC(0),tmp);
@@ -288,16 +282,19 @@
 	/* switch_clocks for target frequency */
 	if(target_freq==0x1) {
 	/*	mmio_write_32(CCM_IP_CLK_ROOT_GEN_TAGET_CLR(1),(0x7<<24)|(0x7<<16)); */
-		mmio_write_32(0x3038a088, (0x7 << 24) | (0x7 << 16));
+		//mmio_write_32(0x3038a088, (0x7 << 24) | (0x7 << 16));
 	/*	mmio_write_32(CCM_IP_CLK_ROOT_GEN_TAGET_SET(1),(0x4<<24)|(0x4<<16)); */
-		mmio_write_32(0x3038a084, (0x4 << 24) | (0x4 << 16)); //to source 4 --800MHz/5
+		//mmio_write_32(0x3038a084, (0x4 << 24) | (0x4 << 16)); //to source 4 --800MHz/5
 		DDR_PLL_CONFIG_FREQ(167);
 	} else {
-		DDR_PLL_CONFIG_FREQ(800);
+		if(default_ddr_pllcfg)
+			DDR_PLL_CONFIG_FREQ(0);
+		else
+			DDR_PLL_CONFIG_FREQ(800);
 	/*	mmio_write_32(CCM_IP_CLK_ROOT_GEN_TAGET_CLR(1),(0x7<<24)|(0x7<<16)); */
-		mmio_write_32(0x3038a088, (0x7 << 24) | (0x7 << 16));
+		//mmio_write_32(0x3038a088, (0x7 << 24) | (0x7 << 16));
 	/*	mmio_write_32(CCM_IP_CLK_ROOT_GEN_TAGET_SET(1),(0x4<<24)|(0x3<<16)); */
-		mmio_write_32(0x3038a084, (0x4 << 24) | (0x3 << 16)); //to source 4 --800MHz/4*/
+		//mmio_write_32(0x3038a084, (0x4 << 24) | (0x3 << 16)); //to source 4 --800MHz/4*/
 	}
 
 	/* dfi_init_start de-assert */
diff --git a/plat/freescale/imx8mq/include/soc.h b/plat/freescale/imx8mq/include/soc.h
index 0c55a9c..7c9de5c 100644
--- a/plat/freescale/imx8mq/include/soc.h
+++ b/plat/freescale/imx8mq/include/soc.h
@@ -24,6 +24,7 @@
 void imx_clear_rbc_count(void);
 
 void lpddr4_cfg_umctl2(void);
+void lpddr4_save_umctl2(void);
 void lpddr4_phy_cfg(void);
 void lpddr4_phy_save_trained_csr(void);
 void lpddr4_switch_to_3200(void);